HDLBits答案_移位寄存器+4选1多路器_meihuaqi1的博客-程序员秘密

技术标签: verilog  

verilog练习网址:

https://hdlbits.01xz.net/wiki/Module_shift8

做个简单的verilog做题记录

题目描述:

您将获得一个my_dff8具有两个输入和一个输出的模块(实现一组 8 个 D 触发器)。实例化其中三个,然后将它们链接在一起以形成一个长度为 3 的 8 位宽移位寄存器。此外,创建一个 4 对 1 多路复用器(未提供),根据以下条件选择输出内容sel[1:0]: 输入值d,在第一个之后,在第二个之后,或者在第三个 D 触发器之后。(本质上,sel选择延迟输入的周期数,从零到三个时钟周期。)

提供给您的模块是: module my_dff8 ( input clk, input [7:0] d, output [7:0] q );

module top_module (     
	input clk, 
    input [7:0] d, 
    input [1:0] sel, 
    output [7:0] q
    
  
);
    wire [7:0] temp1;//缓存,中转变量
    wire [7:0] temp2;
    wire [7:0] temp3;
    
    
    my_dff8 my_dff1(
    	.clk(clk),
    	.d(d),
    	.q(temp1)
    	);

     my_dff8 my_dff2(
    	.clk(clk),
    	.d(temp1),
    	.q(temp2)
    	);

     my_dff8 my_dff3(
    	.clk(clk),
    	.d(temp2),
         .q(temp3)
    	);

//4选1多路选择器
always @(clk,d,sel)
	begin
		case(sel)

		0: q=d;

		1: q=temp1;

		2: q=temp2;

		3: q=temp3;

	

		endcase

	end 

endmodule

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